DW_FPGA.xpr

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<!-- Product Version: Vivado v2016.2 (64-bit)              -->
<!--                                                         -->
<!-- Copyright 1986-2016 Xilinx, Inc. All Rights Reserved.   -->

<Project Version="7" Minor="14" Path="C:/Users/Cliff/Documents/Qcomp/DW_FPGA/DW_FPGA.xpr">
  <DefaultLaunch Dir="$PRUNDIR"/>
  <Configuration>
    <Option Name="Id" Val="70cac9fd604b4c1cb93bc5686f3dd303"/>
    <Option Name="Part" Val="xc7k160tffg676-2"/>
    <Option Name="CompiledLibDir" Val="$PCACHEDIR/compile_simlib"/>
    <Option Name="CompiledLibDirXSim" Val=""/>
    <Option Name="CompiledLibDirModelSim" Val="$PCACHEDIR/compile_simlib/modelsim"/>
    <Option Name="CompiledLibDirQuesta" Val="$PCACHEDIR/compile_simlib/questa"/>
    <Option Name="CompiledLibDirIES" Val="$PCACHEDIR/compile_simlib/ies"/>
    <Option Name="CompiledLibDirVCS" Val="$PCACHEDIR/compile_simlib/vcs"/>
    <Option Name="CompiledLibDirRiviera" Val="$PCACHEDIR/compile_simlib/riviera"/>
    <Option Name="CompiledLibDirActivehdl" Val="$PCACHEDIR/compile_simlib/activehdl"/>
    <Option Name="BoardPart" Val=""/>
    <Option Name="SourceMgmtMode" Val="DisplayOnly"/>
    <Option Name="ActiveSimSet" Val="sim_1"/>
    <Option Name="DefaultLib" Val="xil_defaultlib"/>
    <Option Name="EnableCoreContainer" Val="FALSE"/>
    <Option Name="XPMLibraries" Val="XPM_CDC"/>
    <Option Name="XPMLibraries" Val="XPM_MEMORY"/>
    <Option Name="CreateRefXciForCoreContainers" Val="FALSE"/>
    <Option Name="IPUserFilesDir" Val="$PPRDIR/DW_FPGA.ip_user_files"/>
    <Option Name="IPStaticSourceDir" Val="$PPRDIR/DW_FPGA.ip_user_files/ipstatic"/>
    <Option Name="EnableBDX" Val="FALSE"/>
    <Option Name="WTXSimLaunchSim" Val="495"/>
    <Option Name="WTModelSimLaunchSim" Val="0"/>
    <Option Name="WTQuestaLaunchSim" Val="0"/>
    <Option Name="WTIesLaunchSim" Val="0"/>
    <Option Name="WTVcsLaunchSim" Val="0"/>
    <Option Name="WTRivieraLaunchSim" Val="0"/>
    <Option Name="WTActivehdlLaunchSim" Val="0"/>
    <Option Name="WTXSimExportSim" Val="90"/>
    <Option Name="WTModelSimExportSim" Val="90"/>
    <Option Name="WTQuestaExportSim" Val="90"/>
    <Option Name="WTIesExportSim" Val="90"/>
    <Option Name="WTVcsExportSim" Val="90"/>
    <Option Name="WTRivieraExportSim" Val="90"/>
    <Option Name="WTActivehdlExportSim" Val="90"/>
    <Option Name="GenerateIPUpgradeLog" Val="TRUE"/>
  </Configuration>
  <FileSets Version="1" Minor="31">
    <FileSet Name="sources_1" Type="DesignSrcs" RelSrcDir="$PSRCDIR/sources_1">
      <Filter Type="Srcs"/>
      <File Path="$PSRCDIR/HDL/mux_16/mux16_noflop.sv">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/HDL/mux_16/mux16_flop.sv">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/HDL/mux_16/mux16_word_flop.sv">
        <FileInfo>
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          <Attr Name="UsedIn" Val="implementation"/>
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        </FileInfo>
      </File>
      <File Path="$PSRCDIR/HDL/mux_16/mux16_word_noflop.sv">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/HDL/mux_16/bigmux.sv">
        <FileInfo>
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          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/HDL/prbs_many.sv">
        <FileInfo>
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          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/HDL/structs.svh">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/HDL/params.svh">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/HDL/ctrl_onerun.sv">
        <FileInfo>
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          <Attr Name="UsedIn" Val="implementation"/>
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        </FileInfo>
      </File>
      <File Path="$PSRCDIR/HDL/sum.sv">
        <FileInfo>
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          <Attr Name="UsedIn" Val="implementation"/>
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        </FileInfo>
      </File>
      <File Path="$PSRCDIR/HDL/pcie.sv">
        <FileInfo>
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          <Attr Name="UsedIn" Val="implementation"/>
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      </File>
      <File Path="$PSRCDIR/HDL/pick.sv">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PSRCDIR/HDL/coef.sv">
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        </FileInfo>
      </File>
      <File Path="$PSRCDIR/HDL/ctrl.sv">
        <FileInfo>
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      <File Path="$PSRCDIR/HDL/rnd.sv">
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        </FileInfo>
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      <File Path="$PSRCDIR/HDL/top.sv">
        <FileInfo>
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      </File>
      <File Path="$PSRCDIR/HDL/axi_decoder.sv">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PSRCDIR/HDL/clk_gen.sv">
        <FileInfo>
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      </File>
      <Config>
        <Option Name="DesignMode" Val="RTL"/>
        <Option Name="TopModule" Val="top"/>
        <Option Name="TopAutoSet" Val="TRUE"/>
      </Config>
    </FileSet>
    <FileSet Name="constrs_1" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1">
      <Filter Type="Constrs"/>
      <File Path="$PSRCDIR/constrs_1/pins.xdc">
        <FileInfo>
          <Attr Name="UsedIn" Val="implementation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/constrs_1/timing.xdc">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="TargetConstrsFile" Val="$PSRCDIR/constrs_1/pins.xdc"/>
        <Option Name="ConstrsType" Val="XDC"/>
      </Config>
    </FileSet>
    <FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1">
      <Filter Type="Srcs"/>
      <File Path="$PSRCDIR/SIM/sim_top.sv">
        <FileInfo>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/sim_tasks.svh">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/testlist.svh">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/WAVES/sim_top_behav.wcfg">
        <FileInfo>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/tests/test_coef_wrrd_0.svh">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/WAVES/ctrl_1.wcfg">
        <FileInfo>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/tcl/post.tcl">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/poke_cmem.svh">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/tests/test_sum.svh">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/WAVES/ctrl_0.wcfg">
        <FileInfo>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="DesignMode" Val="RTL"/>
        <Option Name="TopModule" Val="sim_top"/>
        <Option Name="TopLib" Val="xil_defaultlib"/>
        <Option Name="TransportPathDelay" Val="0"/>
        <Option Name="TransportIntDelay" Val="0"/>
        <Option Name="SrcSet" Val="sources_1"/>
        <Option Name="XSimWcfgFile" Val="$PSRCDIR/WAVES/sim_top_behav.wcfg"/>
        <Option Name="XSimWcfgFile" Val="$PSRCDIR/WAVES/sim_top_behav.wcfg"/>
        <Option Name="XSimWcfgFile" Val="$PSRCDIR/WAVES/ctrl_1.wcfg"/>
        <Option Name="XSimWcfgFile" Val="$PSRCDIR/WAVES/ctrl_0.wcfg"/>
        <Option Name="xsim.elaborate.xelab.more_options" Val="-cc clang"/>
        <Option Name="xsim.simulate.runtime" Val="200000ns"/>
      </Config>
    </FileSet>
    <FileSet Name="c_shift_ram_0" Type="BlockSrcs" RelSrcDir="$PSRCDIR/c_shift_ram_0">
      <File Path="$PSRCDIR/IP/c_shift_ram_0/c_shift_ram_0.xci">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="c_shift_ram_0"/>
        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="pcie_sim" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/pcie_sim">
      <Filter Type="Srcs"/>
      <File Path="$PSRCDIR/SIM/pcie_sim/functional/board_common.vh">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/tests/sample_tests1.vh">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/tests/tests.vh">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/dsport/pci_exp_expect_tasks.vh">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/dsport/pci_exp_usrapp_com.v">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/dsport/pci_exp_usrapp_cfg.v">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/dsport/pci_exp_usrapp_rx.v">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/dsport/pci_exp_usrapp_tx.v">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/dsport/pci_exp_usrapp_pl.v">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/functional/sys_clk_gen_ds.v">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/functional/xil_sig2pipe.v">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/dsport/pcie_axi_trn_bridge.v">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/functional/sys_clk_gen.v">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/functional/board.v">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/dsport/pcie_2_1_rport_7x.v">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
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          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <File Path="$PSRCDIR/SIM/pcie_sim/dsport/xilinx_pcie_2_1_rport_7x.v">
        <FileInfo>
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        </FileInfo>
      </File>
      <Config>
        <Option Name="DesignMode" Val="RTL"/>
        <Option Name="TopAutoSet" Val="TRUE"/>
        <Option Name="TransportPathDelay" Val="0"/>
        <Option Name="TransportIntDelay" Val="0"/>
        <Option Name="SimMode" Val="post-implementation"/>
        <Option Name="SrcSet" Val="sources_1"/>
        <Option Name="xsim.elaborate.xelab.more_options" Val="-cc clang"/>
        <Option Name="xsim.simulate.runtime" Val="200000ns"/>
      </Config>
    </FileSet>
    <FileSet Name="coef_mem" Type="BlockSrcs" RelSrcDir="$PSRCDIR/coef_mem">
      <File Path="$PSRCDIR/IP/coef_mem/coef_mem.xci">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="coef_mem.veo"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="synth/coef_mem.vhd"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="coef_mem_sim_netlist.v"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="coef_mem_stub.vhdl"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="blk_mem_gen_v8_3_3/hdl/blk_mem_gen_v8_3.vhd"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="coef_mem_ooc.xdc"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="misc/blk_mem_gen_v8_3.vhd"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="summary.log"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="coef_mem_stub.v"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="sim/coef_mem.v"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="coef_mem_sim_netlist.vhdl"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="coef_mem.vho"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="blk_mem_gen_v8_3_3/hdl/blk_mem_gen_v8_3_vhsyn_rfs.vhd"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="blk_mem_gen_v8_3_3/simulation/blk_mem_gen_v8_3.v"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="doc/blk_mem_gen_v8_3_changelog.txt"/>
        <CompFileExtendedInfo CompFileName="coef_mem.xci" FileRelPathName="coef_mem.xml"/>
      </File>
      <Config>
        <Option Name="TopModule" Val="coef_mem"/>
        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="ctrl0_mem" Type="BlockSrcs" RelSrcDir="$PSRCDIR/ctrl0_mem">
      <File Path="$PSRCDIR/IP/ctrl0_mem/ctrl0_mem.xci">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="ctrl0_mem"/>
        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
    <FileSet Name="pcie_7x_0" Type="BlockSrcs" RelSrcDir="$PSRCDIR/pcie_7x_0">
      <File Path="$PSRCDIR/IP/pcie_7x_0/pcie_7x_0.xci">
        <FileInfo>
          <Attr Name="UsedIn" Val="synthesis"/>
          <Attr Name="UsedIn" Val="implementation"/>
          <Attr Name="UsedIn" Val="simulation"/>
        </FileInfo>
      </File>
      <Config>
        <Option Name="TopModule" Val="pcie_7x_0"/>
        <Option Name="UseBlackboxStub" Val="1"/>
      </Config>
    </FileSet>
  </FileSets>
  <Simulators>
    <Simulator Name="XSim">
      <Option Name="Description" Val="Vivado Simulator"/>
      <Option Name="CompiledLib" Val="0"/>
    </Simulator>
    <Simulator Name="ModelSim">
      <Option Name="Description" Val="ModelSim Simulator"/>
    </Simulator>
    <Simulator Name="Questa">
      <Option Name="Description" Val="Questa Advanced Simulator"/>
    </Simulator>
    <Simulator Name="IES">
      <Option Name="Description" Val="Incisive Enterprise Simulator (IES)"/>
    </Simulator>
    <Simulator Name="VCS">
      <Option Name="Description" Val="Verilog Compiler Simulator (VCS)"/>
    </Simulator>
    <Simulator Name="Riviera">
      <Option Name="Description" Val="Riviera-PRO Simulator"/>
    </Simulator>
    <Simulator Name="ActiveHDL">
      <Option Name="Description" Val="Active-HDL Simulator"/>
    </Simulator>
  </Simulators>
  <Runs Version="1" Minor="10">
    <Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7k160tffg676-2" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" State="current" Dir="$PRUNDIR/synth_1" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2015"/>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
    </Run>
    <Run Id="c_shift_ram_0_synth_1" Type="Ft3:Synth" SrcSet="c_shift_ram_0" Part="xc7k160tffg676-2" ConstrsSet="c_shift_ram_0" Description="Vivado Synthesis Defaults" Dir="$PRUNDIR/c_shift_ram_0_synth_1" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2016"/>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
    </Run>
    <Run Id="coef_mem_synth_1" Type="Ft3:Synth" SrcSet="coef_mem" Part="xc7k160tffg676-2" ConstrsSet="coef_mem" Description="Vivado Synthesis Defaults" Dir="$PRUNDIR/coef_mem_synth_1" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2016"/>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
    </Run>
    <Run Id="ctrl0_mem_synth_1" Type="Ft3:Synth" SrcSet="ctrl0_mem" Part="xc7k160tffg676-2" ConstrsSet="ctrl0_mem" Description="Vivado Synthesis Defaults" Dir="$PRUNDIR/ctrl0_mem_synth_1" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2016"/>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
    </Run>
    <Run Id="pcie_7x_0_synth_1" Type="Ft3:Synth" SrcSet="pcie_7x_0" Part="xc7k160tffg676-2" ConstrsSet="pcie_7x_0" Description="Vivado Synthesis Defaults" Dir="$PRUNDIR/pcie_7x_0_synth_1" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2016"/>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
    </Run>
    <Run Id="impl_1" Type="Ft2:EntireDesign" Part="xc7k160tffg676-2" ConstrsSet="constrs_1" Description="Vivado Implementation Defaults" State="current" Dir="$PRUNDIR/impl_1" SynthRun="synth_1" IncludeInArchive="true">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2015"/>
        <Step Id="init_design"/>
        <Step Id="opt_design"/>
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        <Step Id="write_bitstream"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
    </Run>
    <Run Id="c_shift_ram_0_impl_1" Type="Ft2:EntireDesign" Part="xc7k160tffg676-2" ConstrsSet="c_shift_ram_0" Description="Default settings for Implementation." SynthRun="c_shift_ram_0_synth_1" IncludeInArchive="false">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2016"/>
        <Step Id="init_design"/>
        <Step Id="opt_design"/>
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        <Step Id="phys_opt_design"/>
        <Step Id="route_design"/>
        <Step Id="post_route_phys_opt_design"/>
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      </Strategy>
    </Run>
    <Run Id="coef_mem_impl_1" Type="Ft2:EntireDesign" Part="xc7k160tffg676-2" ConstrsSet="coef_mem" Description="Default settings for Implementation." SynthRun="coef_mem_synth_1" IncludeInArchive="false">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2016"/>
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        <Step Id="route_design"/>
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        <Step Id="write_bitstream"/>
      </Strategy>
    </Run>
    <Run Id="ctrl0_mem_impl_1" Type="Ft2:EntireDesign" Part="xc7k160tffg676-2" ConstrsSet="ctrl0_mem" Description="Default settings for Implementation." SynthRun="ctrl0_mem_synth_1" IncludeInArchive="false">
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      </Strategy>
    </Run>
    <Run Id="pcie_7x_0_impl_1" Type="Ft2:EntireDesign" Part="xc7k160tffg676-2" ConstrsSet="pcie_7x_0" Description="Default settings for Implementation." SynthRun="pcie_7x_0_synth_1" IncludeInArchive="false">
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  </Runs>
  <MsgRule>
    <MsgAttr Name="RuleType" Val="1"/>
    <MsgAttr Name="Limit" Val="-1"/>
    <MsgAttr Name="NewSeverity" Val="INFO"/>
    <MsgAttr Name="Id" Val="Synth 8-312"/>
    <MsgAttr Name="Severity" Val="ANY"/>
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    <MsgAttr Name="Author" Val=""/>
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</Project>